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计算机体系构架:alu算术运算单元 北大计算机系.pdf

电脑杂谈  发布时间:2019-08-30 17:04:05  来源:网络整理

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计算机体系构架:alu算术运算单元 北大计算机系,北京大学计算机科学技术系 计算机系统结构教研室 总结 ° 设计过程概述 ? 设计是一个不断反复的过程 -- 逐步求精 ? 无需等到 洞察一切后 才开始设计 ° 二进制算术绪论 ? 使用补码表示用vhdl语言编程设计4位算术逻辑单元(alu),易于实现除法 ° ALU设计 ? 设计一个简单的 4位 ALU ? 其他建立 ALU的科技 ° ISA驱动的 ALU设计 北京大学计算机科学技术系 计算机系统构架教研室 设计过程总结 采用层次式设计处理复杂性 自顶向下 vs。自底向下 vs。 逐步求精 设计表达的重要性 : ? 基本模块( Block Diagrams) ? 分解为位片( Bit Slices) ? 真值表、 K-Maps ? 电路图 ? 其他表述 : 状态图、时序图 , 寄存器存储 , 。 。 。 优化标准 : 门数 [北京大学计算机科学技术系 计算机系统构架教研室 设计过程的要素 ° 分治 Divide and Conquer (e。g。, ALU) ? 针对较简单的组件,阐明解决方案 。

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? 设计每个部件(子问题) ° 产生 并 测试 Generate and Test (e。g。, ALU) ? 给出一组积木用vhdl语言编程设计4位算术逻辑单元(alu),寻求如何将他们组装出来,满足意愿 ° 逐步求精 Successive R北京大学计算机科学技术系 计算机系统结构教研室 其他 MIPS ALU的需求 ° Mult, MultU, Div, DivU (下一讲 ) => Need 32-bit multiply and divide, signed and unsigned ° Sll, Srl, Sra (下一讲 ) => Need left shift, right shift, right shift a北京大学计算机科学技术系 计算机系统结构教研室 进位跳跃加法器( Carry Skip Adder) : 减少最坏情况的推迟 4-bit Ripple Adder A0 B S P0 P1 P2 P3 4-bit Ripple Adder A4 B S P0 P1 P2 P3 课后思考 : 利用可变模块大小,来改进设计 仅仅加速每个组件的最慢的情况 北京大学计算机科学技术系 计算机系统构架教研室 第二级进位、传播的管道类比 p0g0p1g1p2g2p3g3G0p1p2p3P0北京大学计算机科学技术系 计算机系统结构教研室 级联式先行进位 (16位) C L A 4-bit Adder 4-bit Adder 4-bit Adder C1 =G0 + C0 ? P0 C2 = G1 + G0 ??P1 + C0 ? P0 ? P1 C3 = G2 + G1 ??P2 + G0 ? P1 ? P2 + C0 ? P0 ? P1 ? P2 G P G0 P0 北京大学计算机科学技术系 计算机系统结构教研室 道管:先行进位的类比 p0c0g0c1p0c0g0p1g1c2p0c0g0p1g1p2g2p3g3北京大学计算机科学技术系 计算机系统结构教研室 先行进位 Carry Look Ahead A B C-out 0 0 0 Fill 0 1 C-in Propagate 1 0 C-in Propagate 1 1 1 Generate A0 B0 S g p p0 = Ai and Bi g0 = Ai or Bi A B S g p A B S A B S Cin C1 =g0 + C北京大学计算机科学技术系 计算机系统结构教研室 局部先行进位加法器 ( Partial Carr


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    • 李军红
      李军红

      不是经济问题

    • 张仁宝
      张仁宝

      不说别的也不说倒贴只是真心单纯希望四只越来越好嗯就这样越来越美

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